UCIe 是什么？

UCIe（ Universal Chiplet Interconnect Express ）是一种开放的行业架构标准，可在不同chiplet之间提供die-to-die之间的接口，解决物理芯片间 I/O 层、芯片间协议和软件堆栈问题，是促进芯片模块化和互操作性的关键技术。

UCIe 2.0，最大的进步是 3D 封装？

UCIe 2.0 增加了对标准化系统架构的支持，全面解决了跨多个Chiplet的生命周期中的可测试性、可管理性和调试问题，同时支持3D封装技术，提升了带宽密度和功率效率，简单理解就是从过去的“平面路网”变成了“立交桥路网”

特性3D封装（UCIe-3D）2D/2.5D封装
带宽密度3D封装技术通过减小凸块间距，大幅提升了带宽密度。例如，UCIe-3D在1微米凸块间距下，可实现高达300 TB/s/mm²的带宽密度，而2.5D封装在25微米凸块间距下，带宽密度仅为1.35 TB/s/mm² 。这种高带宽密度得益于减小的凸块间距，意味着给定面积的导线数量与平方成反比，增加了导线数量，提高了连接密度 。2D和2.5D封装技术通常具有较大的凸块间距，导致带宽密度相对较低。2.5D封装虽然通过使用中介层(interposer)提升了互连密度，但与3D封装相比，其带宽密度仍有较大差距。
能效UCIe-3D通过减小芯片间距离至几乎为0，降低了电寄生效应，从而减少了功耗。在SoC频率低于或等于4 GT/s的情况下，电路可以由简单的逆变器组成，进一步降低功耗 。2D和2.5D封装由于芯片间距离相对较大，电寄生效应更为明显，可能导致更高的功耗。尽管2.5D封装通过中介层优化了互连，但与3D封装相比，能效仍有改进空间。
凸点间距UCIe-3D支持从大至10-25微米到小至1微米或更小的凸点间距，提供了更高的灵活性和可扩展性 。这种优化的混合键合技术允许更小的凸点间距，从而实现更高的互连密度。2D封装通常使用较大的凸点间距，而2.5D封装虽然通过中介层实现了较小的凸点间距，但与3D封装相比，仍有限制。
互操作性和测试UCIe 2.0规范为3D封装优化了互操作性和符合性测试的封装设计，为物理、适配器和协议符合性测试建立了初步框架 。这有助于确保不同供应商的芯片可以协同工作，并简化测试过程。2D和2.5D封装技术虽然也支持互操作性和测试，但可能需要更多的适配和优化来实现与3D封装相同的互操作性和测试效果。
可管理性UCIe 2.0规范引入了可管理性功能和UCIe DFx架构（UDA），为3D封装中的每个芯粒提供了测试、遥测和调试的管理结构，实现了与供应商无关的芯片互操作性 。2D和2.5D封装可能需要为每个芯粒使用多个管理框架，这可能会增加管理和测试的复杂性。
封装设计优化UCIe 2.0规范优化了封装设计，以支持3D封装，这意味着外围PHY上不会浪费任何面积，整个芯片组都可用于3D连接 。这种设计提高了空间利用效率并增强了互连性能。2D封装设计较为简单，但可能在空间利用和互连性能方面不如3D封装优化。2.5D封装通过中介层提升了互连性能，但在封装设计上可能没有3D封装那样的高度优化。

中国原生Chiplet标准 - 「小芯片接口总线技术要求」

「小芯片接口总线技术要求」是一项针对CPU、GPU、人工智能芯片、网络处理器和网络交换芯片等不同应用场景的Chiplet技术标准。它涵盖了从总体概述到具体的技术细节，包括：

  • 接口要求：定义了Chiplet之间如何进行通信的基本要求。
  • 链路层：涉及到数据在Chiplet之间传输的链路层面的技术规范。
  • 适配层：确保不同Chiplet能够相互适应和协同工作的层面。
  • 物理层：涉及到实际的物理连接和信号传输的技术规范。
  • 封装要求：描述了Chiplet的封装方式，以确保它们可以被有效集成。

该标准设计时考虑了不同应用场景和技术供应商的能力，使其具有高度的灵活性和适应性；通过详细定义链路层、适配层和物理层，实现不同Chiplet之间的有效互连和数据互通；还考虑了对现有协议如PCIe的支持，以确保与现有技术的兼容性。

百花齐放的 Die-to-Die 互连接口协议

协议名称描述
UCIe通用芯粒互连（Universal Chiplet Interconnect），是一种开放的行业标准，用于在Chiplet之间提供高带宽、低延迟、节能且经济高效的封装内连接。UCIe支持多种芯片，满足不同计算领域的需求。
USR/XSR超短距离（Ultra-Short-Reach）和极短距离（Extremely-Short-Reach）的高速串行解串器（SerDes）技术，通常用于封装内芯片之间的高速数据传输，支持每通道的数据速率高达112Gbps。
HBI高带宽接口（High Bandwidth Interface），是一种用于封装内芯片间连接的高密度并行架构，通常用于高性能计算和AI应用。
SerDes串行解串器（Serializer/Deserializer），是芯片到芯片互连系统物理层的基本构建块，用于实现数据的串行化和解串行化，支持不同的数据速率和信令技术。
AIB高级接口总线（Advanced Interface Bus），是由DARPA Chips项目推动的，一个免版税的chiplet-to-chiplet的物理层接口标准，被Intel的Stratix 10 FPGA采用。
CCIX缓存一致性互联加速器，是一种开放标准，支持CPU、GPU、FPGA和其他加速器之间的高速缓存一致性连接。
CXL计算快速链接，由Intel主导的一种开放的行业标准，用于实现处理器、内存和其他加速器之间的高速、低延迟互连。
EMIB嵌入式多芯片互连桥接技术，由Intel开发，用于2.5D封装技术，允许不同芯片之间通过高密度互连进行通信。
ODI用于封装中小芯片之间的全方位互连通讯，由Intel开发，提供更大的灵活性。
Co-EMIBEMIB的协同版本，能连接更高的运算性能和能力，并能够让两个或多个Foveros元件互连 69。
MDIO一种由Intel开发的技术，用于3D封装中，通过大的垂直通孔直接从封装基板向顶部裸片供电 69。
HBM高带宽存储器，采用3D堆叠技术，通过TSV技术实现存储器和逻辑芯片的垂直互连 66。

哪些协议更好？

判断标准：使用成本、支持厂商数量和实力、是否有成熟产品

标签：AI

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